Sujet de thèse

Déploiement rapide de circuits configurables: environnement de programmation et de développement des accélérateurs matériels de faible latence et consommation pour le déploiement rapide des algorithmes de traitement de faible vidéo basée sur FPGAs

  • Type
    Formation doctorale
  • Mots-clés
    Endoscopy, ASIC, hardware accelerator, reconfigurable architecture, real-time processing

Description

Des périphériques tels que le capteur d’endoscopie sans fil sont des dispositifs à faible puissance et à faible latence avec un petit facteur de forme, la plupart du temps sous la forme d’ASICs dédiés. Une flexibilité limitée est fournie étant donné que les caractéristiques nécessaires des composants sont imposées par le capteur d’image. Cependant, des nouvelles fonctionnalités peuvent être prises en charge par le périphérique. Des extensions, telles que la détection de caractéristiques suspectes ou des caractéristiques d’image améliorées, peuvent être envisagées. Des architectures de traitement vidéo sont toujours d’une grande préoccupation étant donné que la puissance de traitement et la consommation d’énergie sont des objectifs qui ne peuvent être atteints qu’en utilisant des accélérateurs matériels dédiés, fournis par les concepteurs de puces au prix d’une flexibilité réduite. Comme les produits évoluent en permanence, il est important de fournir un degré de liberté, nécessaire pour les développements futur en ce compris la partie matérielle. Avant de recourir à la reconfiguration fine, car cela implique l’utilisation de puces FPGA coûteuses et à de temps de développement longs, nous proposons une plate-forme configurable par logiciel soutenue par des accélérateurs matériels considérés comme des composants de bibliothèque. Une version préliminaire réussie de cette architecture supporte déjà un ensemble de base d’opérateurs d’image. Nous allons étendre les capacités de cette architecture vers plusieurs directions. Tout d’abord, faciliter son adoption par les développeurs de logiciels; en plus de la création d’un super-ensemble des opérateurs, nous allons consolider la capacité de développer, de manière transparente, des applications basées sur des accélérateurs matériels. Juste en supportant l’architecture standard, un nouveau cœur IP pourrait être produit pour soutenir des caractéristiques du capteur d’images et de compression de toute nature. La flexibilité peut être étendue en soutenant les capacités de traitement vidéo configurables. Ainsi, deux variantes peuvent être envisagées: une architecture générique accordable automatiquement en fonction des exigences de l’utilisateur, et du produit final, et un autre configurable. La première solution présente l’avantage de produire comme résultat un noyau IP personnalisé. En réglant les paramètres de mise en œuvre avant la synthèse, des exigences telles que la taille et la consommation d’énergie seront pleinement satisfaites. La deuxième offre l’avantage d’une fonctionnalité évolutive, configurable après la synthèse. Certes, cette option doit encore être compétitive, par rapport à la précédente, en termes de taille et de consommation. Etendre l’architecture existante supportant les opérateurs de traitement intertrame; des algorithmes plus attrayants peuvent tirer profit de cette extension, permettant non seulement de transformer mais aussi extraire des informations à partir du flux vidéo.

À propos de ce sujet de thèse

Service
Electronique et Microélectronique
Promoteur
Carlos Valderrama

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